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Bibliographic Metadata

Title
Specification, simulation and validation of processors
AuthorKlassen, Dennis
ExaminerKastens, Uwe ; Rückert, Ulrich
Published2013
Institutional NotePaderborn, Univ., Diss., 2013
Annotation
Tag der Verteidigung: 01.07.2013
LanguageGerman ; English
Document TypesDissertation (PhD)
URNurn:nbn:de:hbz:466:2-11816 
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Spezifikation, Simulation und Validierung von Prozessoren [9.59 mb]
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Reference
Classification
Abstract (German)

In vielen Bereichen werden Spezialanwendungen mit hohen Ansprüchen an die Hardware entwickelt. Dabei ist es sinnvoll, neben der Software- und Compileroptimierung auch die Prozessoren zu optimieren. Dabei können unterschiedliche Zielgrößen wie Stromverbrauch, Geschwindigkeit, Parallelität, Echtzeit, Kostensenkung u.s.w. verfolgt werden.Diese Arbeit trägt dazu bei, die Entwickler bei dem Entwurf von Prozessoren zu unterstützen. Das für diesen Zweck entwickelte Werkzeugsystem enthält die visuelle domänenspezifische Sprache ViCE-UPSLA für die Beschreibung von Prozessoren. Die visuelle Sprache zeichnet sich dadurch aus, dass die typischen und bereits bekannten Begriffe und Symbole aus der Domäne der Prozessorentwicklung verwendet werden.Mittels integrierter Generatoren im Werkzeugsystem können wahlweise zyklengenaue Mikroarchitektur- oder Instruktionssatzsimulatoren aus einer Spezifikation vollständig generiert werden.Ein weiterer Schwerpunkt dieser Arbeit liegt in der Validierung der Entwürfe. Hierzu wurden anhand eines erarbeiteten Fehlermodells statische und dynamische Validierungsmethoden entwickelt und im Werkzeugsystem umgesetzt. Die dynamischen Validierungsmethoden greifen die Konzepte aus dem modellbasierten Testen auf, indem aus der Prozessorspezifikation Testfälle für die dynamische Validierung automatisch generiert werden. Für Entwurf und Bearbeitung der Testfälle wurde eine visuelle Spezifikationssprache entwickelt.Die Eignung der Sprache und die Effektivität bei der Simulation von Prozessoren wurden in dieser Arbeit nachgewiesen, indem verschiedene Spezifikationen für die Instruktionssätze des ARM und CoreVA Prozessors erzeugt wurden.

Abstract (English)

In several domains, domain specific applications are developed with focus primarily on throughput. In addition to software and compiler optimization, it is necessary to optimize the processors. These optimizations can have different aims such as speed, power consumption, parallelism, real-time suitability, cost reduction, etc.This thesis contributes to support developers in the design of processors. The developed toolchain for this purpose contains the visual domain-specific language ViCE-UPSLA for the description of processors. The visual language is characterized by the usage of typical and established terms and symbols from the processor design and architecture domain. From the processor specification, the toolchain of ViCE-UPSLA generates cycle accurate simulators for interlocked or non-interlocked microarchitectures automatically.The other contribution of this thesis is the validation of the drafts. For this purpose, the dynamic and static validation methods are developed along the fault model and integrated in the toolchain. The dynamic validation methods are based on the approach of model based testing. With integrated generators, test cases are generated automatically from the processor's specification. By means of an additional specification language, the developers of processors are capable to understand or edit the test case specification.The specifications for ARM and CoreVA processors were developed, to prove the fitness of ViCE-UPSLA for design, simulation and validation of processors specifications. For the evaluation, simulators from different specifications are generated and the simulation is compared with selected applications.