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Abstract

Seit Beginn des Jahrhunderts hat die Verlangsamung des Verkleinerungstrends bei Halbleiterbauelementen dazu geführt, dass der Fokus von Wissenschaftlern zunehmend auf alternative Ansätze zur Steigerung der Rechenleistung gelenkt wurde. Zusätzlich zu dem offensichtlich langfristigen Ziel, durch neue Materialien und Fertigungstechniken konventionelle CMOS Chips zu ersetzen, sind Mehr- und Vielkern Chips in der Zwischenzeit zu beliebten Alternativen geworden, um den Durchsatz mit paralleler Verarbeitung zu erhöhen. Aufgrund der massiven Parallelität ist es häufig allerdings aufwändig , Code für solche Rechnerarchitekturen zu schreiben, da die Algorithmen an die zugrundeliegende Architektur angepasst werden müssen. Diese Dissertation präsentiert neuartige Methoden zur automatisierten Synthese approximativer Beschleuniger in Kombination mit effizienter Suchraumbeschneidung, um eine verbesserte Erkundung der approximierten Lösungen zu erlauben. Die Details dieser Beiträge werden in den verschiedenen Kapiteln der Dissertation erläutert. Zuerst wird ein automatisiertes Framework entwickelt, welches Monte Carlo Tree Search (MCTS) mit einer Beschneidungsstrategie für eine effiziente Erkundung des Suchraums kombiniert. Die MCTS-basierte Erkundung des Suchraums wird anschließend durch Vorschaltung einer analytischen Approximationsphase, sowie der parallelen Erkundung des Suchraums weiter verbessert, was zusammen ein leistungsfähiges Werkzeug für die automatisierte Synthese approximativer Beschleuniger darstellt. Abschließend werden schnelle und genaue Fehlerschätzmodelle präsentiert, welche auf Deep-Learning Verfahren basieren und genutzt werden, um das MCTS-basierte Synthese-Framework zu beschleunigen.

Abstract

Since the beginning of this century, a slowdown of the technology scaling trend steered the focus of the researchers to investigate alternative avenues to keep the performance improvement trend continue. In addition to a seemingly long-term goal to find new materials and devices to replace conventional CMOS chips, multi-core and many-core chips in the meantime have become popular alternatives to improve throughput through parallel processing. Even though these architectures offer massive parallelism, writing code for such architectures is not straightforward as the algorithms need to be modified in accordance with the underlying architecture. This thesis proposes novel methods for the automated synthesis of approximate accelerators together with efficient pruning of the design space to allow better exploration of the approximate solutions. The works presented in the various chapters of this thesis explain in detail how these goals were targeted. First, an automated framework based on Monte Carlo Tree Search~(MCTS) for efficient design space exploration together with a pruning strategy is developed. Later, the MCTS-based design space exploration is further enhanced by combining it with an analytical approximation phase and enabling parallel exploration of the search space altogether providing an effective tool for automated synthesis of approximate accelerators. Finally, fast and accurate deep learning-based error estimation models are developed to speed up the MCTS-based synthesis framework.

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