English

In this work, the new scalable GigaNetIC chip-multiprocessor architecture was designed and implemented. Due to its flexible and parameterizable hardware structure it is adaptable to various requirements of different application scenarios, thus resulting in a most resource-efficient solution. Especially designed for this architecture, the new hierarchical GigaNoC on-chip network forms the backbone of this chip-multiprocessor system. A holistic tool chain was developed for the GigaNetIC architecture. It features detailed analysis and optimization of all hardware components, even back-annotated simulation and script-driven modification of the hardware description. In cooperation with the project partners of the University of Paderborn, a self-contained and interlocking tool chain has been developed that also consists of an automatic generated compiler and a C-based, cycle-accurate instruction-set simulator. Due to the implementation of application-specific instruction set extensions of the N-Core processor core, performance speed-ups of up to 25% for networking applications could be observed. The additionally implemented hardware accelerators enabled a reduction of the processing time of up to three orders of magnitude accompanied by a moderate increase of the chip area. In addition to this, the power consumption of the system-on-chip could be considerably reduced. Essential measures and formalisms for a cost-function-based analysis and rating of chip-multiprocessors and their components have been introduced, and are applied exemplarily. Variants of the GigaNetIC architecture are demonstrated as FPGA-prototypes and realized using two current CMOS standard cell technologies.

Deutsch

Im Rahmen dieser Arbeit wurde die neuartige skalierbare GigaNetIC-Chip-Multiprozessor-Architektur entworfen. Sie kann aufgrund ihrer sehr flexibel gestalteten, parametrisierbaren Hardwarestruktur an verschiedenste Anforderungen angepasst werden, um so für unterschiedlichste Anwendungsszenarien eine möglichst ressourceneffiziente Lösung zu bieten. Das Rückgrat dieser Architektur bildet das eigens hierfür entworfene, neuartige hierarchische GigaNoC-On-Chip-Netzwerk. Zur detaillierten Evaluation und Optimierung aller Hardwarekomponenten bis hin zur rückannotierten Simulation und skriptgesteuerten Modifikation der Hardwarebeschreibung wurde eine umfangreiche Entwicklungsumgebung entworfen. Diese wurde In Kooperation mit Projektpartnern der Universität Paderborn in eine geschlossene und ineinander verzahnte Werkzeugkette integriert, die u. a. eine automatische Generierung des Compilers und eines C-basierten zyklenakkuraten Instruktionssatzsimulators beinhaltet. Anhand anwendungsspezifischer Instruktionssatzerweiterungen des N-Core-Prozessorkerns konnten Performanzzuwächse von bis zu 25% bei den untersuchten Netzwerkanwendungen erzielt werden. Zusätzlich implementierte Hardwarebeschleuniger ermöglichten eine Reduktion der Verarbeitungszeit um bis zu drei Größenordnungen bei moderater Flächenzunahme und deutlicher Reduktion des Energiebedarfs. Wesentliche Maße und Formalismen zur kostenfunktionsbasierten Analyse und Bewertung von Chip-Multiprozessoren und ihrer Komponenten wurden eingeführt und exemplarisch angewendet. Varianten der GigaNetIC-Architektur wurden als FPGA-Prototyp und in zwei aktuellen CMOS-Standardzellentechnologien implementiert.