English

In the last few decades the communication bandwidth has evolved with an enormous speed and the requirement for high-speed data converters is directly dictated by that. In RF systems, the analog-digital interface is pushed towards the antenna, because the complex signal processing can be handled more efficiently in the digital domain. On the other hand it makes the design of these high-speed data converters more and more difficult. In this dissertation the main design challenges in the field of multi-GHz data converters are discussed. The main research work is broadly divided into two parts. In the first part the different design techniques of multi-GHz analog to digital converters (ADC) are presented. In the other section the design of multi-GHz current steering digital to analog converters (DACs) have been discussed. In the context of ADC design the front-end track and hold (THA) comes as the most critical part. This is because of the fact that any error introduced in this block cannot be compensated by the signal post-processing. In this research work an attempt has been made to improve the performance of the THA so that the stringent accuracy requirements of the quantization process can be relaxed. This is accomplished by enhancing the input range of the THA. Two different kind of THAs are developed. In both the THAs, different techniques are used to enhance the input range up to 2Vpp differential at the sampling rate of 10GHz. According to the authors knowledge these THAs are the only published THAs which can work with 2Vpp input signal and achieve an accuracy of more than 6.5-bit at a sampling rate of 10GHz. A new double sampled technique is proposed for the open loop THA architectures which can be instrumental to double the sampling speed of the THA with a little overhead of power dissipation compared to conventional open loop THAs. As a design example a 20GHz 6-bit comparator has been designed and measured successfully. An 8-bit segmented current steering DAC has already been designed. As a tread-off between the accuracy and power consumption 50% segmentation is used. The MSB sub-DAC is implemented with conventional unary weighted DAC architecture. In the context of high-speed DAC design the binary to thermometer decoder comes as the design bottleneck in terms of speed and power. In this unary sub-DAC design a novel thermometer decoder is proposed which is mainly based on an HBT ROM structure. In simulation the 8-bit DAC shows an accuracy of 7.83 effective number of bits (ENOB) with 9GHz of single tone input sinusoidal and a sampling rate of 20GHz. The 4-bit LSB sub-DAC is already implemented with a weighted resistive ladder network. A novel binary weighted resistive ladder network is proposed. The 4-bit DAC is found to be functional up to 30GHz of sampling rate which shows the second best performance in terms of sampling speed for published SiGe high-speed DACs.

Deutsch

In den letzten Jahrzehnten hat sich die für die Kommunikationstechnik erforderliche Bandbreite sehr schnell vergrößert und so direkt den Bedarf an schnellen Datenwandlern vorangetrieben. In Hochfrequenzsystemen wird die Analog-Digital-Schnittstelle in Richtung Antenne verschoben, weil die komplexe Signalverarbeitung im Digitalbereich effizienter realisiert werden kann. Andererseits wird dadurch der Entwurf dieser sehr schnellen Datenwandler immer komplizierter. In dieser Dissertation werden die wichtigsten Herausforderungen beim Entwurf von Multi-GHz-Datenwandlern behandelt. Der Hauptteil der Forschungsarbeit gliedert sich in zwei große Bereiche. Im ersten Bereich werden die verschiedenen Entwurfstechniken für Multi-GHz-Analog-Digital-Wandler (ADC) vorgestellt. Im anderen Bereich wird der Entwurf von nach dem Stromsteuerprinzip arbeitenden Multi-GHz-Digital-Analog-Wandlern (DAC) behandelt. Im Zusammenhang mit dem ADC-Entwurf erweist sich der an der Schnittstelle erforderliche Abtast-Halte-Verstärker (THA) als die kritischste Komponente. Dies ist in der Tatsache begründet, dass jeder in diesem Block erzeugte Fehler in der nachfolgenden Signalverarbeitung nicht mehr kompensiert werden kann. In dieser Forschungsarbeit wurde der Versuch unternommen, die Leistungsfähigkeit des THA so zu verbessern, dass die strengen Genauigkeitsanforderungen des Quantisierungsprozesses entspannt werden können. Dies wurde durch eine Vergrößerung des Eingangsbereichs des THA erreicht. Zwei verschiede THA’s wurden entworfen und erfolgreich vermessen. In beiden THA’s wurden verschiedene Techniken genutzt, um den Differenzeingangsspannungsbereich bei einer Abtastrate von 10GHz bis auf 2Vpp zu erhöhen. Nach Kenntnis des Autors sind dies die einzigen veröffentlichten THA’s, die mit Eingangssignalen von 2Vpp arbeiten und dabei bei einer Abtastrate von 10GHz eine effektive Auflösung von mehr als 6.5bit erreichen. Vorgeschlagen wird ferner eine neuartige Zweifachabtastung für rückkopplungsfreie THA-Architekturen, die eine Verdopplung der Abtastrate des THA bei einer geringen Zunahme des Leistungsverbrauchs im Vergleich zu gewöhnlichen rückkopplungsfreien THA’s ermöglicht. Als Demonstrator wurde ein 20GHz 6bit Komparator entworfen und erfolgreich vermessen. Bereits entworfen wurde ferner ein segmentierter, nach dem Stromsteuerprinzip arbeitender 8bit DAC. Als Kompromiss zwischen Genauigkeit und Leistungsverbrauch wurde eine Segmentierung von 50% gewählt. Der MSB-Block des DAC wurde in der konventionellen unär gewichteten DAC-Architektur implementiert. Im Zusammenhang mit dem Entwurf eines Hochgeschwindigkeits-DAC’s stellt der Dekoder zur Umwandlung des Binärkodes in den Thermometerkode die in Bezug auf Geschwindigkeit und Verlustleistung kritischste Komponente dar. Für den Entwurf dieses unären Blocks des DAC wird ein neuartiger Thermometerdekoder vorgeschlagen, der im Wesentlichen auf einer HBT-ROM-Struktur basiert. In der Simulation zeigt der 8bit DAC eine effektive Genauigkeit von 7.83bit (ENOB) bei einem 9GHz Sinussignal und einer Abtastrate von 20GHz. Bereits implementiert wurde der 4bit LSB-Block des DAC, in dem ein gewichtetes Widerstandsnetzwerk Anwendung fand. Dabei wurde ein neuartiges binär gewichtetes Widerstandsnetzwerk vorgeschlagen. Die Funktion des 4bit DAC konnte bis zu einer Abtastrate von 30GHz nachgewiesen werden, was hinsichtlich der Abtastrate das zweitbeste Ergebnis aller veröffentlichten Hochgeschwindigkeits-DAC’s auf Basis von SiGe darstellt.